Mentor Graphics ModelSim SE-64 2019.2 中文免費(fèi)版

Mentor Graphics ModelSim SE 是業(yè)界最優(yōu)秀的HDL語(yǔ)言仿真器，它提供最友好的調(diào)試環(huán)境，是唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器。是作FPGA/ASIC設(shè)計(jì)的RTL級(jí)和門級(jí)電路仿真的首選，它采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺(tái)無關(guān)，便于保護(hù)IP核，個(gè)性化的圖形界面和用戶接口，為用戶加快調(diào)錯(cuò)提供強(qiáng)有力的手段。全面支持VHDL和Verilog語(yǔ)言的IEEE 標(biāo)準(zhǔn)，支持C/C++功能調(diào)用和調(diào)試.

西門子的Mentor公司很高興地宣布推出ModelSim 2019.2，統(tǒng)一的調(diào)試和仿真環(huán)境為當(dāng)今的FPGA設(shè)計(jì)人員提供了高效的工作環(huán)境。

Modelsim HDL仿真器為FPGA客戶提供了簡(jiǎn)單經(jīng)濟(jì)高效的方式來加速FPGA開發(fā)，實(shí)驗(yàn)室培訓(xùn)和測(cè)試。許多FPGA設(shè)計(jì)人員在充分審查其設(shè)計(jì)之前都會(huì)去實(shí)驗(yàn)室。這意味著實(shí)驗(yàn)室中幾周甚至幾個(gè)月的低效調(diào)試時(shí)間。實(shí)驗(yàn)室測(cè)試對(duì)設(shè)計(jì)中信號(hào)的可見性有限。這可能需要8個(gè)小時(shí)才能完成一個(gè)地方和路線只是設(shè)備附加信號(hào)或修復(fù)一個(gè)小錯(cuò)誤。通過仿真，調(diào)試環(huán)路更快，并且可以完全查看設(shè)計(jì)中的信號(hào)。在進(jìn)入實(shí)驗(yàn)室之前，仿真可以實(shí)現(xiàn)更高質(zhì)量的FPGA設(shè)計(jì)，從而使實(shí)驗(yàn)室調(diào)試期間花費(fèi)的時(shí)間更加高效和集中。

除了支持標(biāo)準(zhǔn)HDL，ModelSim還提高了設(shè)計(jì)質(zhì)量和調(diào)試效率。ModelSim屢獲殊榮的單內(nèi)核模擬器(SKS)技術(shù)可在一種設(shè)計(jì)中實(shí)現(xiàn)VHDL和Verilog的透明混合。其架構(gòu)允許獨(dú)立于平臺(tái)的編譯，具有本機(jī)編譯代碼的出色性能。

圖形用戶界面功能強(qiáng)大，一致且直觀。所有窗口都會(huì)在任何其他窗口中自動(dòng)更新活動(dòng)。例如，在Structure窗口中選擇設(shè)計(jì)區(qū)域會(huì)自動(dòng)更新Source，Signals，Process和Variables窗口。您可以在不離開ModelSim環(huán)境的情況下編輯，重新編譯和重新模擬。所有用戶界面操作都可以編寫腳本，模擬可以批量或交互模式運(yùn)行。ModelSim模擬行為，RTL和門級(jí)代碼，包括VHDL VITAL和Verilog門庫(kù)，其時(shí)序由標(biāo)準(zhǔn)延遲格式(SDF)提供。